Canada
Global Relay
Celero Communications, Inc.
Ingénieur Senior en Conception ASIC - DSP/Analogique/SerDes
Canada
Ottawa, Ontario, Canada
Python
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À propos du poste
Ingénieur Senior en Conception ASIC
Pourquoi rejoindre Celero ?
Chez Celero, vous aurez l'opportunité de travailler sur des technologies de semi-conducteurs haute performance stimulantes, à l'intersection de l'infrastructure IA, des communications optiques, du DSP, du SerDes et de la conception à signaux mixtes. Vous travaillerez en étroite collaboration avec des ingénieurs expérimentés issus de multiples disciplines et aurez l'opportunité d'apporter des contributions significatives aux produits, de l'architecture jusqu'au silicium.
Celero Communications est une startup dynamique et en pleine croissance dans le secteur des semi-conducteurs, développant des technologies innovantes qui alimentent l'infrastructure de l'IA et des centres de données de nouvelle génération. Nos produits permettent une connectivité optique haute performance ainsi que des émetteurs-récepteurs et modems optiques de pointe. Celero recherche un ingénieur en conception ASIC hautement qualifié et motivé pour rejoindre notre équipe et contribuer au développement d'ASIC avancés pour les systèmes de communication optique à haut débit. Le candidat idéal possédera une solide expertise en conception ASIC numérique combinée à une expérience pratique des technologies DSP, Analogique et/ou SerDes.
Missions et responsabilités
- Concevoir et implémenter des circuits numériques haute performance et des blocs ASIC en utilisant Verilog et SystemVerilog.
- Développer et intégrer des fonctionnalités DSP, de communication numérique et SerDes haut débit dans des conceptions ASIC complexes.
- Travailler en étroite collaboration avec les équipes Analogique, SerDes, DSP, Architecture, Vérification, Conception Physique et Systèmes pour développer et intégrer des ASIC à signaux mixtes.
- Participer à la conception et au développement de chemins de données haut débit, de blocs de traitement du signal, de logique de contrôle et d'interfaces pour les systèmes de communication optique.
- Effectuer la synthèse, l'analyse temporelle, le lint, l'équivalence formelle, le Clock Domain Crossing (CDC) et les activités connexes d'implémentation et de signoff ASIC.
- Optimiser les conceptions en termes de performance, de consommation d'énergie et de surface (PPA).
- Effectuer des simulations RTL et du débogage pour garantir la fonctionnalité et la performance de la conception.
- Contribuer à l'intégration au niveau bloc et au niveau top, à la vérification et à la mise en service du silicium (bring-up).
- Participer aux revues d'architecture et de conception et fournir des conseils techniques aux autres ingénieurs.
- Collaborer avec des équipes pluridisciplinaires pour résoudre des problèmes complexes de conception et de niveau système.
- Développer des scripts et des outils d'automatisation en utilisant Python, Tcl ou des langages similaires pour améliorer l'efficacité de la conception et de la vérification.
- Contribuer au développement de l'ASIC, de l'architecture et du RTL jusqu'au tapeout et à la validation du silicium.
Qualifications requises
- Master ou Doctorat en génie électrique, génie informatique ou dans un domaine technique connexe.
- 10+ années d'expérience en conception ASIC numérique, avec une maîtrise démontrée de blocs ASIC complexes ou de sous-systèmes.
- Solide maîtrise de Verilog et/ou SystemVerilog.
- Compréhension approfondie des principes de conception numérique, de la conception RTL et des méthodologies de développement ASIC.
- Expérience pratique des flux de conception ASIC et des outils EDA standards de l'industrie.
- Solides connaissances dans un ou plusieurs des domaines suivants :
- Traitement numérique du signal (DSP)
- SerDes haut débit
- Circuits intégrés analogiques/à signaux mixtes
- Communications numériques
- Communications optiques
- Expérience de travail avec des algorithmes DSP, des architectures de chemin de données, FEC, égalisation, modulation/démodulation ou d'autres technologies de communication haut débit.
- Compréhension des architectures SerDes et des interfaces haut débit, y compris les chemins de données TX/RX, l'égalisation, la synchronisation et les interfaces à signaux mixtes associées.
- Expérience de collaboration avec des équipes de conception analogique et à signaux mixtes et compréhension de l'interaction entre les blocs numériques, analogiques et SerDes.
- Expérience en synthèse, analyse temporelle statique, Lint, CDC, vérification formelle et simulation RTL.
- Familiarité avec les méthodologies de vérification telles que UVM et/ou la vérification formelle.
- Connaissance des techniques de conception basse consommation et de l'optimisation PPA.
- Solides compétences analytiques et de résolution de problèmes.
- Excellentes compétences en communication et en travail d'équipe, avec la capacité de travailler efficacement dans un environnement de startup au rythme soutenu.
Qualifications souhaitées
- Expérience dans la conception d'ASIC pour les communications optiques, les émetteurs-récepteurs optiques, les communications cohérentes ou le réseautage haut débit.
- Expérience avec le DSP cohérent, FEC, les schémas de modulation, l'égalisation ou la récupération de données haut débit.
- Expérience avec les architectures SerDes, y compris TX/RX, CDR, PLL, CTLE, DFE, interfaces ADC/DAC ou circuits à signaux mixtes haut débit connexes.
- Expérience de travail avec des technologies de processus de semi-conducteurs avancées.
- Expérience dans la conduite d'ASIC de l'architecture/RTL à la synthèse, l'implémentation physique, le tapeout et la mise en service du silicium.
- Expérience avec MATLAB, Python, Tcl ou d'autres outils de modélisation et d'automatisation.
- Compréhension des normes de communication optique et des protocoles de réseautage haut débit.
- Expérience de travail dans une startup ou un environnement de développement de semi-conducteurs au rythme soutenu.
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