Portugal
Syndigo
HCCM Consulting
Verifikationsingenieur
Portugal
Lisbon, Portugal
Python
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Hauptverantwortlichkeiten
- Entwicklung und Wartung von constrained-random UVM Testbenches für RTL-Blöcke und Fullchip-Verifikation.
- Erstellung von funktionalen Coverage-Modellen und Coverage-Closure-Plänen zur Steuerung der Verifikationsvollständigkeit.
- Erstellung und Ausführung von gerichteten und zufälligen Testszenarien, die auf Eckfälle und Protokollkonformität abzielen.
- Debugging von Simulationsfehlern, Identifizierung von Root Causes in RTL und Zusammenarbeit mit Designern bei der Fehlerbehebung.
- Entwicklung von Verifikationsplänen (VPlans) basierend auf Mikroarchitekturspezifikationen und Verfolgung von Sign-off-Metriken.
- Beitrag zur Regressionsinfrastruktur, CI/CD-Pipelines und Skripting für EDA-Tool-Flows.
- Teilnahme an Design-Reviews, Spezifikations-Reviews und Silicon-Bringup-Aktivitäten.
Erforderliche Qualifikationen
- B.Sc. / M.Sc. / Ph.D. in Elektrotechnik, Computertechnik oder einem verwandten Fachgebiet.
- 5+ Jahre praktische Erfahrung in der VLSI-Verifikation in einem industriellen Umfeld.
- Starke Kenntnisse in SystemVerilog und UVM-Methodik (Umgebungen, Agents, Sequenzen, Scoreboards). Starke Kenntnisse in Specman-Sprache & Methodik.
- Erfahrung mit industriellen Simulationstools: VCS, Xcelium, ModelSim/Questa.
- Solides Verständnis der Grundlagen des digitalen Designs, RTL-Codierung und Mikroarchitekturkonzepte.
- Vertrautheit mit Assertion-Based Verification (SVA) und Coverage-Driven Verification.
- Skripting-Kenntnisse in Python, Perl oder Tcl für Automatisierung und Flow-Entwicklung.
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