Ingenieur für Standardzellen-Designmethodik & -Flows

Haben Sie die Leidenschaft, Teil einer erstklassigen Digital Design Engineering-Gruppe zu werden und innovative, revolutionäre Ideen in die Realität umzusetzen? Sie wenden technische Grundlagen an und fangen bei Bedarf bei Null an, um zukunftsweisende und bahnbrechende Ideen in die Praxis umzusetzen. Sie helfen bei der Entwicklung der Werkzeuge, die es uns ermöglichen, unseren Kunden Erfahrungen zu bieten, die sie sich bisher nicht vorstellen konnten. Wir haben eine außergewöhnliche Gelegenheit für Ingenieure für Standardzellen-Designmethodik und -Flows. In dieser sehr sichtbaren Rolle stehen Sie im Mittelpunkt der Prozessor-Design-Bemühungen, arbeiten mit dem Team für kundenspezifische digitale Schaltungen und der Bibliotheksentwicklung zusammen und leisten einen entscheidenden Beitrag dazu, Qualitätsprodukte schnell auf den Markt zu bringen.

Stellen Sie sich vor, Sie stehen im Zentrum unseres hochmodernen Prozessor-Designs in Deep-Submicron-Technologien und bei Standardzellen-Bibliotheksdesigns. Sie haben die Möglichkeit, neue Erkenntnisse zu integrieren und zu entwickeln sowie mit einem Team talentierter Ingenieure zusammenzuarbeiten. In dieser Rolle in unserem Team für kundenspezifische Schaltungen werden Sie:

Bachelor-Abschluss und mindestens 3 Jahre einschlägige Berufserfahrung.

Mindestens 5+ Jahre Erfahrung in der Bibliothekscharakterisierung, Timing/Power/CCS Noise/Variation-Modellierung, Liberty-Formaten, Spice-Simulation, statischen Timing- und Power-Analyse-Flows usw. Erfahrung mit Timing-Modellierung großer kundenspezifischer Makros und komplexer sequenzieller Flops. Erfahrung mit Design For Test, Scan-Konzepten und dem Schreiben von DFT-freundlichem RTL. Verständnis aller Aspekte der Implementierungsspezifikation, des Designs, des Timings, der Leistung und der Flow-Automatisierung. Kenntnisse in Datenanalyse und ML zur Untersuchung von Datentrends und zur Durchführung von Qualitätssicherung bei großen Datensätzen mit Automatisierung. Fähigkeiten zur Flow-Automatisierung bei der Entwicklung und Integration von Standardzellen zur Verbesserung der Ausführungseffizienz. Erfahrung im Umgang mit Python/TCL/Perl. Kenntnisse in FE-Modellierung/Verilog und/oder VHDL sowie Erfahrung mit verschiedenen EDA-Tools für Charakterisierung, Synthese, Place-and-Route, Verilog-Simulation, Spice-Simulation, formale Verifizierung, DRC/LVS, RC-Extraktion und/oder Bibliothekscharakterisierung. Nachgewiesenes Verständnis der Bauelementphysik und -prozesse. Vertrautheit mit dem Foundry-Ökosystem und Benchmarking-Praktiken.