Cadence Design Systems

DFT Design Engineer

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Über die Stelle

Bei Cadence stellen wir Führungskräfte und Innovatoren ein und fördern diese, die einen Einfluss auf die Welt der Technologie ausüben möchten.

Wir suchen einen SoC/ASIC Digital Design Engineer mit Erfahrung im Bereich Design for Test (DFT).

Wir leisten Arbeit, die zählt. Helfen Sie uns, Probleme zu lösen, an denen andere scheitern.

Mindestanforderungen

US-Staatsbürgerschaft Erforderlich

Anforderungen;

  1. Mindestens 2-10 Jahre Berufserfahrung im Bereich SoC/ASIC Digital Design mit Schwerpunkt auf Design for Test (DFT)
  1. Fundierte Kenntnisse der DFT-Insertion-Flows
  1. Grundlegende Scan-Chain-Insertion unter Verwendung von Synthese- oder anderen Software-Tools
  1. Erfahrung mit Compression-Scan-Insertion, LBIST und anderen Scan-Technologien
  1. Fundierte Kenntnisse im Bereich Memory Built-in Self-Test (MBIST)
  1. Expertise in der Automatic Test Pattern Generation (ATPG) zur Erreichung der Testabdeckungsziele des Designs
  1. Debugging und Analyse von Fehlern zur Verbesserung der Fehlerabdeckung
  1. Verifikation von ATPG-Testbenches und Debugging der Ursachen für Simulationsabweichungen
  1. Arbeitskenntnisse von JTAG 1149.1/6, IEEE1500 und IEEE1687

US-Staatsbürgerschaft Erforderlich

  1. Fähigkeit zur Arbeit in einem kollaborativen Teamumfeld
  1. Sie sollten in der Lage sein, DFT-Aufgaben eigenständig zu erledigen
  1. Starke Problemlösungsfähigkeiten.
  1. Disziplin, Gründlichkeit und eine methodische Herangehensweise bei der Problemlösung
  1. Fähigkeit zur Zusammenarbeit mit Stakeholdern in funktionsübergreifenden Teams – Architektur, Design, interne und externe Kunden
  1. Eigenmotivierte und engagierte Persönlichkeit, die in einem schnelllebigen Projektumfeld arbeiten kann

Fundierte Kenntnisse und Erfahrung in den Bereichen Scan-Chain-Insertion, Compression-Scan-Technologien, Memory Built-in Self-Test (MBIST) sowie Automatic Test Pattern Generation (ATPG) sind für diese Position erforderlich.

Sie sollten systematische, qualitätsmetrikgesteuerte ATPG-Pattern-Generierung anwenden.

Es ist sehr wünschenswert, dass der Kandidat über praktische Kenntnisse in der Synthese, Verifikation und dem Debugging von Verilog-Testbenches verfügt.

  1. Kenntnisse in der Timing-Analyse und bei Äquivalenzprüfungen wären ein zusätzlicher Bonus
  1. Vorerfahrung mit Cadence-Tools und -Flows ist sehr wünschenswert

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Cadence ist stolz darauf, ein Arbeitgeber zu sein, der Chancengleichheit fördert. Alle qualifizierten Bewerber erhalten eine Anstellung ohne Rücksicht auf Rasse, Hautfarbe, Geschlecht, Alter, nationale Herkunft, Religion, sexuelle Orientierung, Geschlechtsidentität, Veteranenstatus, Behinderung oder eine andere geschützte Klasse.

Cadence spielt eine entscheidende Rolle bei der Entwicklung der Technologien, von denen das moderne Leben abhängt. Wir sind ein globales Unternehmen für Electronic Design Automation und bieten Software, Hardware und geistiges Eigentum für das Design fortschrittlicher Halbleiterchips, die es unseren Kunden ermöglichen, revolutionäre Produkte und Erlebnisse zu schaffen.

Dank der herausragenden Qualität des Cadence-Teams und der stärkenden Unternehmenskultur, die wir seit über 25 Jahren pflegen, wird Cadence vom Fortune Magazine weiterhin als eines der 100 Best Companies to Work For anerkannt. Unsere gemeinsame Leidenschaft für die Lösung der weltweit schwierigsten technischen Herausforderungen, unser Engagement, die Grenzen der Branche zu erweitern, und unser Antrieb, sinnvolle Arbeit zu leisten, zeichnen die Mitarbeiter von Cadence aus.

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