Design Verification Engineer

Bei Apple arbeiten wir jeden Tag daran, Produkte zu entwickeln, die das Leben der Menschen bereichern.

Lieben Sie es, an Herausforderungen zu arbeiten, die noch niemand gelöst hat, und neue Maßstäbe zu setzen?

Wir haben eine Stelle für einen außerordentlich engagierten Design Verification Engineer zu besetzen!

Als Mitglied unserer breit aufgestellten Gruppe haben Sie die seltene und außergewöhnliche Gelegenheit, zukünftige Produkte zu entwickeln, die täglich Millionen von Kunden von Apple begeistern und inspirieren werden.

Diese Rolle ist für einen DV-Ingenieur, der es uns ermöglicht, voll funktionsfähiges First Silicon für IP-Designs zu produzieren.

Die Verantwortlichkeiten umfassen alle Phasen der Pre-Silicon-Verifikation, einschließlich, aber nicht beschränkt auf: Etablierung der DV-Methodik, Entwicklung von Testplänen, Entwicklung der Verifikationsumgebung einschließlich Stimuli und Checkern, Testerstellung, Debugging, Coverage sowie Sign-off für RTL-Freeze und Tape-out.

In dieser Rolle sind Sie dafür verantwortlich, ein fehlerfreies First Silicon für einen Teil des SoC / IP sicherzustellen, und werden dazu ermutigt, detaillierte Test- und Coverage-Pläne auf Basis der Mikroarchitektur zu entwickeln.

Sie sind verantwortlich für die Entwicklung einer für das IP geeigneten Verifikationsmethodik, um eine skalierbare und portable Umgebung zu gewährleisten.

Sie werden die Verifikationsumgebung entwickeln, einschließlich aller zugehörigen Komponenten wie Stimuli, Checker, Assertions, Tracker und Coverage.

Eine Einstellung, das Design gezielt auf Schwachstellen zu prüfen, ist sehr erwünscht.

Darüber hinaus entwickeln Sie Verifikationspläne für alle Funktionen in Ihrem Verantwortungsbereich und führen diese aus, einschließlich Design-Bring-up, DV-Umgebungs-Bring-up, Aktivierung von Regressionstests und Debugging von Testfehlern.

Sie lernen zudem, Testbenches auf Block-, IP- und SoC-Ebene zu entwickeln, und verfolgen sowie berichten den DV-Fortschritt anhand verschiedener Metriken, einschließlich Fehlern und Coverage.

Von Ihnen wird außerdem erwartet, dass Sie LLM und verwandte Technologien nutzen, um eine effiziente Ausführung und verbesserte Qualität zu erreichen.

Bachelor-Abschluss in einem technischen Fachbereich und mindestens 10 Jahre einschlägige Berufserfahrung.

Fundierte Kenntnisse in OOP, SystemVerilog und UVM

Fundierte Kenntnisse in der Entwicklung skalierbarer und portabler Testbenches

Starke Erfahrung mit Verifikationsmethodiken und Tools wie Simulatoren, Waveform-Viewern, Build- und Run-Automatisierung, Coverage-Erfassung sowie Gate-Level-Simulationen

Praktische Erfahrung im Einsatz von LLMs zur Steigerung von Effizienz und Qualität

Erfahrung mit Power-Aware-Verifikation (UPF) oder einer ähnlichen Methodik

Hervorragende Kenntnisse in einer der Skriptsprachen wie Python, Perl oder TCL

Erfahrung mit seriellen Protokollen wie PCIe oder USB sowie parallelen Protokollen wie DDR ist ein Plus, aber nicht erforderlich

Kenntnisse in formalen Verifikationsmethodiken sind ein Plus, aber nicht erforderlich

Kenntnisse in Emulations-Verifikationstechnologien sind ein Plus, aber nicht erforderlich