Vereinigte Staaten
Siemens
Apple
Design Verification Engineer
Vereinigte Staaten
San Diego, California, United States · California, United States
Python
Automatische Übersetzung. Prüfe das Original.
Über die Stelle
Bei Apple arbeiten wir jeden Tag daran, Produkte zu entwickeln, die das Leben der Menschen bereichern.
Lieben Sie es, sich Herausforderungen zu stellen, die noch niemand zuvor gelöst hat, und neue Maßstäbe zu setzen?
Wir haben eine Stelle für einen außerordentlich engagierten Design Verification Engineer zu besetzen!
Als Mitglied unserer breit aufgestellten Gruppe haben Sie die seltene und außergewöhnliche Gelegenheit, zukünftige Produkte zu entwickeln, die täglich Millionen von Kunden von Apple begeistern und inspirieren werden.
Diese Rolle ist für einen DV-Ingenieur gedacht, der uns dabei unterstützt, voll funktionsfähiges erstes Silizium für IP-Designs zu produzieren.
BESCHREIBUNG
Die Aufgaben umfassen alle Phasen der Pre-Silicon-Verifikation, einschließlich, aber nicht beschränkt auf: Etablierung der DV-Methodik, Entwicklung von Testplänen, Entwicklung der Verifikationsumgebung einschließlich Stimuli und Checkern, Testschreiben, Debugging, Coverage sowie die Freigabe für RTL-Freeze und Tape-out.
In dieser Rolle sind Sie dafür verantwortlich, fehlerfreies erstes Silizium für einen Teil des SoC / IP sicherzustellen, und werden dazu ermutigt, detaillierte Test- und Coverage-Pläne auf Basis der Mikroarchitektur zu entwickeln.
Sie sind verantwortlich für die Entwicklung einer für das IP geeigneten Verifikationsmethodik, um eine skalierbare und portable Umgebung zu gewährleisten.
Sie werden die Verifikationsumgebung entwickeln, einschließlich aller zugehörigen Komponenten wie Stimuli, Checker, Assertions, Tracker und Coverage.
Eine Mentalität, das Design auf Herz und Nieren zu prüfen, ist sehr erwünscht.
Darüber hinaus entwickeln Sie Verifikationspläne für alle Funktionen in Ihrem Verantwortungsbereich und führen diese aus, einschließlich Design-Bring-up, DV-Umgebungs-Bring-up, Regression-Enabling-Funktionen und Debugging von Testfehlern.
Sie lernen zudem, Testbenches auf Block-, IP- und SoC-Ebene zu entwickeln, und verfolgen sowie berichten den DV-Fortschritt anhand verschiedener Metriken, einschließlich Fehlern und Coverage.
Es wird zudem erwartet, dass Sie LLM und verwandte Technologien nutzen, um eine effiziente Ausführung und verbesserte Qualität zu erreichen.
MINDESTQUALIFIKATIONEN
Bachelor-Abschluss in einem technischen Fachbereich mit mindestens 10 Jahren nachgewiesener Erfahrung oder gleichwertiger Qualifikation.
BEVORZUGTE QUALIFIKATIONEN
- Fundierte Kenntnisse in OOP, SystemVerilog und UVM
- Fundierte Kenntnisse in der Entwicklung skalierbarer und portabler Testbenches
- Starke Erfahrung mit Verifikationsmethodiken und Tools wie Simulatoren, Waveform-Viewern, Build- und Run-Automatisierung, Coverage-Erfassung sowie Gate-Level-Simulationen
- Praktische Erfahrung im Einsatz von LLMs für Effizienz und Qualität
- Erfahrung mit Power-Aware-Verifikationsmethodiken (UPF) oder ähnlichem
- Hervorragende Kenntnisse in einer der Skriptsprachen wie Python, Perl, TCL
- Erfahrung mit seriellen Protokollen wie PCIe oder USB, parallele Protokolle wie DDR sind ein Plus, aber nicht erforderlich
- Kenntnisse in formalen Verifikationsmethodiken sind ein Plus, aber nicht erforderlich
- Kenntnisse in Emulation für Verifikationstechnologien sind ein Plus, aber nicht erforderlich
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