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Sr. Package Layout Engineer, Annapurna Labs - AI Silicon Packaging
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Tempe, Arizona, United States · Cupertino, California, United States · Austin, Texas, United States
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Über die Stelle
Annapurna Labs (unsere Organisation innerhalb AWS) entwickelt Silizium und Software, die Innovationen beschleunigen. Kunden wählen uns, um Cloud-Lösungen zu entwickeln, die Herausforderungen lösen, die vor kurzer Zeit – sogar gestern – unvorstellbar waren. Unsere kundenspezifischen Chips, Beschleuniger und Software-Stacks ermöglichen es uns, technische Herausforderungen anzugehen, die noch nie zuvor gesehen wurden, und Ergebnisse zu liefern, die unseren Kunden helfen, die Welt zu verändern.
Wir suchen einen Sr. Package Layout Engineer, der das End-to-End-Physical-Design von IC-Paketen der nächsten Generation für machine learning und Rechenzentrums-ASICs leitet.
In dieser Rolle sind Sie für das Package-Layout vom initialen Floorplanning über Tape-Out bis zur Freigabe für die Fertigung verantwortlich. Sie treiben die physische Implementierung komplexer Multi-Die- und Advanced-Packaging-Architekturen voran und arbeiten eng mit den Teams für Silizium, SI/PI, Thermik und Fertigung zusammen, um produktionsreife Designs zu liefern, die dynamische Leistungs-, Dichte- und Zuverlässigkeitsziele erfüllen.
Über das Team
Unser Team widmet sich der Unterstützung neuer Mitglieder. Wir haben eine breite Mischung aus Erfahrungsstufen und Betriebszugehörigkeiten und bauen ein Umfeld auf, das den Wissensaustausch und die Mentorschaft fördert. Unsere erfahrenen Mitglieder genießen eins-zu-eins-Mentoring und gründliche, aber freundliche Code-Reviews. Wir kümmern uns um Ihr Karrierewachstum und bemühen uns, Projekte zuzuweisen, die unseren Teammitgliedern helfen, ihre Ingenieurkompetenz zu entwickeln, damit Sie sich befähigt fühlen, zukünftig komplexere Aufgaben zu übernehmen.
Hauptaufgaben
- Leitung des gesamten Package-Layout-Zyklus vom Floorplanning des Dies, der Bump-/Pad-Zuweisung und dem RDL-Routing bis hin zum Substratdesign, der Verifizierung und der Tape-Out-Freigabe.
- Steuerung des physischen Designs von Advanced-Packaging-Architekturen, einschließlich 2.5D-Interposer, 3D-IC, Fan-Out-Wafer-Level-Packaging und Silicon-Bridge-Technologien (z. B. CoWoS, EMIB oder ähnliche).
- Definition und Optimierung von Package-Floorplänen unter Berücksichtigung von Die-Platzierung, Bump-Maps, Strom-/Masseverteilung, High-Speed-Signal-Escape-Routing und Platzierung von Entkopplungskondensatoren.
- Durchführung von detailliertem RDL- und Substrat-Routing für High-Density-Interconnects, einschließlich Microbumps, C4-Bumps, TSVs, Microvias und PTH-Vias über mehrlagige organische Substrate und Silizium-Interposer.
- Teilnahme am RDL-Routing und Bump-Planning auf Die-Ebene in Abstimmung mit den ASIC-Physical-Design-Teams, um sicherzustellen, dass die Die-Package-Schnittstelle von den frühesten Designphasen an für die Stromversorgung und das Signal-Routing mitoptimiert wird.
- Steuerung der übergreifenden Layout-Co-Optimierung über Die-RDL-, Interposer-/Substrat- und PCB-Ebenen hinweg, um die beste Gesamtleistung des Stromversorgungsnetzes und des High-Speed-Signalings zu erzielen und Impedanzdiskontinuitäten und Routing-Engpässe an jeder Schnittstellengrenze zu minimieren.
- Entwicklung und Pflege von Package-Stack-up-Definitionen in Zusammenarbeit mit den SI/PI- und Material-Engineering-Teams, um Impedanzziele, Schichtauslastung und Fertigungsbeschränkungen zu erfüllen.
- Erstellung und Durchsetzung von Package-Designregeln und -richtlinien in Zusammenarbeit mit OSAT-Partnern und Foundries, um DFM-Konformität und hohe Ausbeuten sicherzustellen.
- Durchführung und Überprüfung von Physical-Verification-Checks (DRC, Konnektivität, Kurzschlüsse/Unterbrechungen) und Steuerung des Designabschlusses ohne Fehler.
- Verwaltung von Package-Design-Zeitplänen, Meilensteinen und Lieferobjekten, Koordination über mehrere gleichzeitige Projekte und Tape-Out-Zyklen hinweg.
- Zusammenarbeit mit SI/PI-Ingenieuren zur Einbindung elektrischer Randbedingungen in das physische Layout – Impedanzkontrolliertes Routing, Optimierung von Stromversorgungsebenen und kritische Netzabschirmung.
- Schnittstelle zu OSAT-Anbietern und Foundry-Partnern bezüglich Fertigungsfeasibility von Substraten und Interposern, Verhandlung von Designregeln und Abstimmung der Prozessfähigkeiten.
- Frühzeitige Identifizierung von Risiken bei der Verpackungstechnologie und Vorschlag von Design- oder Prozessminderungsmaßnahmen zur Gewährleistung von Zuverlässigkeit und Herstellbarkeit.
- Mentoring von Junior-Layout-Ingenieuren und Beitrag zur Entwicklung von Best Practices, Automatisierungs-Flows und Design-Reuse-Strategien des Teams.
Grundqualifikationen
- Bachelor-Abschluss in Elektrotechnik oder einem verwandten Fachgebiet
- 10+ Jahre Erfahrung im IC-Package-Layout und Physical Design
- Nachgewiesene Erfolgsbilanz in der Leitung von Package-Designs vom Konzept bis zum Tape-Out für komplexe, mehrlagige organische Substrate oder Silizium-Interposer
- Praktische Erfahrung mit Package-Layout-Tools wie Cadence APD/SiP, Synopsys IC Packaging, Mentor Xpedition oder gleichwertig
- Tiefes Verständnis von Advanced-Packaging-Technologien: 2.5D/3D-IC, Fan-Out WLP, RDL, TSV, Microbump und Silicon-Bridge-Interconnects
- Fundierte Kenntnisse von Package-Designregeln, DFM-Beschränkungen und Physical-Verification-Methoden (DRC, Konnektivitätsprüfungen)
- Erfahrung mit der Definition von Bump-Maps und Ball-Maps, Escape-Routing-Strategien und dem Design von Strom-/Masse-Ebenen für Packages mit hoher Pin-Anzahl
- Vertrautheit mit den Fertigungsprozessen von Substraten und Interposern, Materialeigenschaften und deren Auswirkungen auf Designentscheidungen
Bevorzugte Qualifikationen
- Master-Abschluss oder gleichwertig in Maschinenbau, Elektrotechnik, Materialwissenschaften, Physik oder gleichwertig
- 7+ Jahre Erfahrung im IC-Package-Layout und Physical Design - Erfahrung mit Chiplet-basierten oder heterogenen Integrations-Packaging-Architekturen
- Vertrautheit mit SI/PI-Konzepten auf Package-Ebene (Impedanzkontrolle, PDN-Layout, Crosstalk-bewusstes Routing), ausreichend, um effektiv mit SI/PI-Ingenieuren zusammenzuarbeiten
- Erfahrung in der Entwicklung von Automatisierungsskripten (Python, TCL, Skill, Ravel) für Layoutaufgaben, Design-Rule-Checks oder Datenaustausch-Workflows
- Praktische Erfahrung in der direkten Zusammenarbeit mit OSAT-Partnern bei NPI-Builds (New Product Introduction) und der Ertragssteigerung
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USA, CA, Cupertino - 183,000.00 - 247,600.00 USD jährlich
USA, TX, Austin - 159,200.00 - 215,300.00 USD jährlich
Die Gehaltsspanne für diese Position ist unten aufgeführt. Ihr Amazon-Paket beinhaltet Anmeldezahlungen und Restricted Stock Units (RSUs). Die endgültige Vergütung wird auf der Grundlage von Faktoren wie Erfahrung, Qualifikationen und Standort festgelegt. Amazon bietet außerdem umfassende Leistungen, einschließlich Krankenversicherung (medizinisch, zahnärztlich, Sehkraft, verschreibungspflichtig, Basislebens- und AD&D-Versicherung und Option auf zusätzliche Lebensversicherungen, EAP, psychische Gesundheitsunterstützung, medizinische Beratungsleitung, flexible Ausgabenkonten, Erstattung von Adoptions- und Leihmutterschaftskosten), 401(k) Matching, bezahlte Freizeit und Elternurlaub. Erfahren Sie mehr über unsere Leistungen unter amazon.jobs/en/benefits.
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