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Engenheiro de Verificação Sênior

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Sobre a oportunidade

Para uma startup empolgante e bem financiada, desenvolvendo tecnologia de ponta para comunicação de alta velocidade de próxima geração, procuramos um Engenheiro de Verificação Sênior para atuar na complexa atividade de verificação de design RTL em vários aspectos do design.

Responsabilidades

Principais responsabilidades

  1. Propriedade da verificação de blocos/clusters de ponta a ponta, do zero.
  1. Liderar esforços de arquitetura de bancada de testes, definição de plano de verificação (Vplan) e cobertura funcional.
  1. Trabalhar em estreita colaboração com as equipes de design, arquitetura, algoritmos e outros stakeholders.
  1. Apoiar outros membros da equipe e orientar engenheiros menos experientes.

Responsabilidades

  1. Planejar e realizar a verificação de blocos de design digital de acordo com a especificação de design e interagindo com engenheiros de design.
  1. Construir ambientes de verificação usando SystemVerilog e UVM.
  1. Identificar e escrever todos os tipos de medidas de cobertura para casos extremos (corner-cases).
  1. Depurar a funcionalidade com engenheiros de design.
  1. Realizar coleta de cobertura e acompanhar as métricas para fechar a funcionalidade completa.

Requisitos

  1. 5+ anos de experiência – obrigatório
  1. Realizou pelo menos 2 ou mais ciclos completos de verificação de blocos/sistemas.
  1. Conhecimento aprofundado em fluxo de verificação VLSI, linguagens e conceitos.
  1. Verificação usando uma das metodologias conhecidas (eRM, UVM).
  1. Experiência em data path ou protocolos de dados, especificamente Ethernet – preferencial

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