Estados Unidos
Siemens
Astera Labs
Engenheiro de Software Sênior – IA para Design RTL e Verificação Formal
Estados Unidos
San Jose, California, United States
Python
Tradução automática. Consulte o original.
Sobre a oportunidade
A Astera Labs (NASDAQ: ALAB) fornece infraestrutura de IA em escala de rack por meio de soluções de conectividade desenvolvidas para fins específicos. Ao colaborar com hiperescaladores e parceiros de ecossistema, a Astera Labs permite que as organizações desbloqueiem todo o potencial da IA moderna. A Intelligent Connectivity Platform da Astera Labs integra tecnologias baseadas em semicondutores CXL®, Ethernet, NVLink, PCIe® e UALink™ com o conjunto de software COSMOS da empresa para unificar diversos componentes em sistemas coesos e flexíveis que oferecem conectividade de ponta a ponta, tanto para scale-up quanto para scale-out. O negócio de soluções de conectividade personalizadas da empresa complementa seu portfólio baseado em padrões, permitindo que os clientes implantem arquiteturas sob medida para atender aos seus requisitos exclusivos de infraestrutura. Saiba mais em asteralabs.com.
Engenheiro de Software Sênior – IA para Design RTL e Verificação Formal
Junte-se à organização AppliedAI da Astera Labs, onde estamos construindo a infraestrutura de conectividade que impulsiona a IA e os data centers em nuvem. Nossa equipe atua na interseção de design digital e analógico, verificação e ferramentas de IA, enfrentando a complexidade de produtos semicondutores de próxima geração no ritmo que nosso setor exige. Estamos buscando desenvolver e implantar agentes orientados por IA que acelerem fluxos de trabalho de RTL e design físico, análise estática e verificação formal. O candidato ideal combina uma sólida experiência em ASIC e engenharia de software com exposição prática a design ou verificação digital ou analógica, e está entusiasmado em aplicar LLMs e sistemas agentivos a problemas reais de design de chips.
O que você fará
- Projetar, desenvolver e implantar aplicações de IA usando LLMs, frameworks agentivos e tecnologias relacionadas para dar suporte a fluxos de RTL, design físico e analógico, verificação estática/lint e verificação formal.
- Construir infraestrutura para implantar assistentes de engenharia baseados em LLM e sistemas de diálogo de múltiplos turnos que ajudem designers e engenheiros de verificação a depurar mais rapidamente e concluir a cobertura mais cedo.
- Desenvolver soluções de IA agentiva para tarefas como verificação de regras e lint de RTL, otimização de RTL, triagem de bugs, convergência de prova formal e análise de relatórios de verificação estática; ajustar e integrar essas soluções com fluxos de CAD/EDA existentes.
- Construir e manter bancos de dados de design e dashboards que combinem recuperação agentiva e determinística para apresentar dados de engenharia relevantes e acelerar o fechamento do design.
- Colaborar estreitamente com as equipes de design RTL, DV, verificação formal e CAD/EDA para entender os pontos problemáticos e traduzi-los em ferramentas assistidas por IA.
Qualificações Básicas
- Bacharelado ou Mestrado em Engenharia Elétrica, Ciência da Computação/Engenharia ou experiência equivalente.
- 4-10 anos de experiência no setor em engenharia de software, com exposição direta a design RTL, verificação estática/lint ou metodologias de verificação formal.
- Proficiência em Python para prototipagem rápida, com fundamentos sólidos em estruturas de dados, algoritmos e práticas de engenharia de software.
- Experiência com LLMs, incluindo ajuste fino (fine-tuning), construção de sistemas multiagentes, pipelines RAG e bancos de dados vetoriais.
- Fortes habilidades analíticas, de comunicação e interpessoais, com capacidade comprovada de trabalhar de forma eficaz em um ambiente de startup ágil e multifuncional.
- Uma abordagem proativa e autodirigida para a resolução de problemas e conforto em operar com ambiguidade.
Diferenciais
- Familiaridade com linguagens de design RTL (Verilog/SystemVerilog) e ferramentas de verificação formal/estática (por exemplo, JasperGold, VC Formal ou similares) é fortemente preferida.
- Experiência direta na aplicação de técnicas de IA/ML a problemas de fluxo de EDA ou CAD.
- Proficiência em práticas modernas de engenharia de software, incluindo controle de versão, testes e CI/CD.
- Experiência com verificação formal de propriedades, verificação baseada em asserções (SVA) ou ferramentas de temporização estática/lint.
- Histórico de aprendizado em domínios distintos (IA/ML e design de hardware) e combinação deles em soluções de engenharia inovadoras.
A faixa salarial é $160,500 a $200,000 dependendo da experiência, nível e necessidade do negócio. Esta função pode ser elegível para bônus discricionário, incentivos e benefícios.
Sabemos que a criatividade e a inovação acontecem com mais frequência quando as equipes incluem ideias, origens e experiências diversas, e incentivamos ativamente todos com experiência relevante a se candidatarem, incluindo pessoas de cor, pessoas LGBTQ+ e não binárias, veteranos, pais e indivíduos com deficiência.
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