Engenheiro de Verificação de Design

Na Apple, trabalhamos todos os dias para criar produtos que enriquecem a vida das pessoas.

Você gosta de trabalhar em desafios que ninguém resolveu ainda e de mudar o jogo?

Temos uma oportunidade para um engenheiro de verificação de design extremamente dedicado!

Como membro do nosso grupo abrangente, você terá a oportunidade rara e extraordinária de criar futuros produtos que encantarão e incentivarão milhões de clientes da Apple diariamente.

Esta função é para um engenheiro de DV que nos permitirá produzir o primeiro silício totalmente funcional para designs de IP.

As responsabilidades incluem todas as fases da verificação pré-silício, incluindo, mas não se limitando a: estabelecimento da metodologia de DV, desenvolvimento de plano de teste, desenvolvimento de ambiente de verificação incluindo estímulos e verificadores, escrita de testes, depuração, cobertura e aprovação para congelamento de RTL e tape-out.

Nesta função, você será responsável por garantir o primeiro silício livre de bugs para parte do SoC / IP e será incentivado a desenvolver planos detalhados de teste e cobertura com base na microarquitetura.

Você é responsável por desenvolver uma metodologia de verificação adequada para o IP, garantindo um ambiente escalável e portátil.

Você desenvolverá o ambiente de verificação, incluindo todos os respectivos componentes, como estímulos, verificadores, asserções, rastreadores e cobertura.

Uma mentalidade voltada para quebrar o design é altamente desejável.

Além disso, você desenvolverá planos de verificação para todos os recursos sob seus cuidados, executará planos de verificação, incluindo design bring-up, bring-up do ambiente de DV, recursos de habilitação de regressão e depuração de falhas de teste.

Você também aprenderá a desenvolver test-benches em nível de bloco, IP e SoC, rastrear e relatar o progresso de DV usando uma variedade de métricas, incluindo bugs e cobertura.

Espera-se também que você faça uso de LLM e tecnologias relacionadas para alcançar uma execução eficiente e melhor qualidade.

Bacharelado em área técnica e no mínimo 10 anos de experiência relevante na indústria.

Conhecimento profundo de OOP, SystemVerilog e UVM

Conhecimento profundo no desenvolvimento de test-benches escaláveis e portáteis

Forte experiência com metodologias de verificação e ferramentas como simuladores, visualizadores de formas de onda, automação de compilação e execução, coleta de cobertura, simulações em nível de porta

Experiência de trabalho usando LLMs para eficiência e qualidade

Experiência com metodologia de verificação com reconhecimento de energia (UPF) ou similar

Excelente conhecimento de uma das linguagens de script, como Python, Perl, TCL

Experiência com protocolos seriais como PCIe ou USB, protocolo paralelo como DDR é um diferencial, mas não é obrigatório

Conhecimento de metodologia de verificação formal é um diferencial, mas não é obrigatório

Conhecimento de tecnologias de emulação para verificação é um diferencial, mas não é obrigatório