Estados Unidos
Launch Legends
Apple
Engenheiro(a) de Verificação e Timing Customizado CAD
Estados Unidos
Sunnyvale, California, United States · Austin, Texas, United States
Python
Tradução automática. Consulte o original.
Sobre a oportunidade
O silício customizado da Apple está entre os mais sofisticados do mundo — e acertar em sua execução exige uma verificação de timing rigorosa em nível de transistor e verificação formal em cada etapa. Nossa equipe de CAD de Timing Customizado constrói e é responsável pelos fluxos, ferramentas e metodologias que tornam essa verificação possível. Estamos em busca de um(a) engenheiro(a) em início de carreira que esteja ansioso(a) para aprender, seja tecnicamente curioso(a) e empolgado(a) em trabalhar na interseção entre design de circuitos e engenharia CAD.
DESCRIÇÃO
Nesta função, você dará suporte e desenvolverá fluxos para duas das disciplinas de sign-off mais críticas no design de CI customizado — verificação de timing em nível de transistor usando NanoTime e verificação formal usando ESP. Você trabalhará em estreita colaboração com designers analógicos e digitais em diversos programas e nós de tecnologia, ajudando-os a configurar fluxos, depurar problemas e alcançar um sign-off limpo. O trabalho que você realizará moldará diretamente a qualidade e o cronograma dos chips mais avançados da Apple.
QUALIFICAÇÕES MÍNIMAS
- Bacharelado em Engenharia Elétrica, Engenharia da Computação, Ciência da Computação ou área relacionada + 10 anos de experiência relevante na indústria
- Forte experiência em programação ou script em Perl, Python, TCL ou linguagem similar
- Sólida compreensão de design de CI digital ou customizado e análise estática de timing por meio de cursos ou experiência de estágio
QUALIFICAÇÕES PREFERENCIAIS
- Experiência prática com ferramentas de verificação formal e de timing em nível de transistor, como NanoTime, ESP, PrimeTime ou HSPICE, incluindo propriedade de fluxo e desenvolvimento de metodologia
- Conhecimento profundo de lógica dinâmica, matrizes de memória ou técnicas de circuitos de sinal misto, e capacidade de depurar problemas complexos de timing e verificação de forma independente
- Experiência com netlists SPICE, modelos de dispositivos e formatos de extração parasitária como DSPF ou SPF no contexto de sign-off de timing
- Experiência com metodologias de verificação formal e SystemVerilog RTL, incluindo verificação de equivalência de RTL para esquemático
- Histórico de condução de colaboração multifuncional com equipes de design, layout e fornecedores de EDA para resolver problemas de ferramentas e metodologia
- Experiência no desenvolvimento ou contribuição para documentação de metodologia CAD e melhores práticas em toda a organização
- Familiaridade com fluxos de trabalho de CAD impulsionados por IA/ML e interesse em aplicar técnicas de GenAI à automação de fluxo e análise de timing
- Excelente comunicador(a) com capacidade de apresentar trabalhos técnicos de forma clara tanto para colegas quanto para a gestão, e conduzir a resolução de problemas entre equipes
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