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Efficient Computer
Ingénieur Principal en Vérification Digitale
États-Unis
San Francisco, California, United States · Pittsburgh, Pennsylvania, United States · Austin, Texas, United States
Python
Traduction automatique. Consultez l’original.
À propos du poste
Efficient Computer repense l'informatique à partir de zéro pour résoudre l'un des plus grands défis de l'IA : l'énergie. Notre architecture Fabric offre une amélioration de 10 à 100x de l'efficacité énergétique pour le calcul général, y compris l'IA, tout en prenant en charge les langages de programmation et les frameworks logiciels familiers, ouvrant ainsi de nouvelles possibilités pour les machines autonomes, les infrastructures intelligentes, les appareils portables et les systèmes spatiaux. Avec notre premier processeur, Electron E1, maintenant expédié en volume et plus de 97 millions de dollars de financement de série B récemment annoncé, nous accélérons les déploiements clients et faisons évoluer notre architecture vers les performances des centres de données. Rejoignez-nous pour construire le matériel et les logiciels qui apportent l'intelligence partout où elle est nécessaire et aidez à façonner la prochaine génération de l'informatique.
Nous recherchons un Lead Design Verification expérimenté pour piloter la vérification fonctionnelle de conceptions SoC/IP complexes, de la spécification à la mise en production (tapeout), au sein d'une organisation d'ingénierie matérielle nouvellement formée. Vous serez responsable de la stratégie de vérification, de la définition des normes méthodologiques, de la constitution et de la direction d'une équipe d'ingénieurs de vérification, et servirez d'autorité finale sur la qualité de la vérification et la préparation à la validation (sign-off). Ce rôle exige une solide combinaison de profondeur technique dans les méthodologies de vérification modernes (UVM, C embarqué et tests pilotés par traces générées par compilateur) et de capacités de leadership pour exécuter un programme de puce multi-blocs dans les délais. Le DV Lead contribuera à façonner nos processus internes pour construire des conceptions robustes et vérifiées, y compris la deuxième gamme de produits de l'entreprise, qui fera évoluer les performances et les capacités de calcul, tout en améliorant l'efficacité énergétique.
C'est une opportunité unique d'avoir une influence sur nos produits et processus, alors que nous passons des premières étapes de développement produit à la sortie sur le marché et à la production en volume à grande échelle. Rejoignez notre équipe et aidez-nous à façonner l'avenir de l'informatique en périphérie et au-delà !
Pourquoi rejoindre Efficient ?
Construisez la prochaine étape. Chez Efficient, vous aborderez de grands défis avec la possibilité de prendre des responsabilités et d'avoir un impact. Nous vous soutenons avec une rémunération compétitive, des actions, une correspondance 401(k), des avantages sociaux payés par l'entreprise, un congé parental payé et de la flexibilité – ainsi que des opportunités de développer vos compétences et votre carrière à mesure que nous évoluons.
Responsabilités Clés
- Définir la stratégie de vérification de bout en bout aux niveaux bloc, sous-système et puce complète, alignée sur les jalons de mise en production.
- Rédiger et réviser les plans de vérification mappant les spécifications aux fonctionnalités, les stratégies de stimulus (génération de stimulus traditionnelle, pilotée par compilateur), les objectifs de couverture et les critères de validation.
- Architecturer des environnements de bancs de test évolutifs basés sur UVM, y compris des agents, des tableaux de bord (scoreboards), des modèles de référence et des moniteurs de couverture.
- Piloter le développement de stimuli à contraintes aléatoires ciblant les interactions de protocoles, la concurrence, l'injection d'erreurs et les cas limites.
- Définir et clôturer les modèles de couverture fonctionnelle par une analyse systématique des lacunes, des tests ciblés, l'optimisation des graines (seeds) et l'ajustement des régressions.
- Déployer des assertions SystemVerilog pour la conformité aux protocoles, les vérifications d'interface et les invariants de conception sur toutes les exécutions de simulation.
- Diriger la vérification de la puce complète, y compris les séquences de démarrage (boot), la gestion des interruptions, les flux DMA, la réinitialisation à la mise sous tension (power-on reset) et les interactions multi-blocs.
- Assurer la vérification CDC, RDC et multi-domaines de puissance en coordination avec des outils et des équipes spécialisés.
- Déboguer des échecs de simulation complexes couvrant les interactions multi-blocs, les violations de protocole, les conditions de concurrence (race conditions) et les cas limites dépendants du timing.
- Gérer le cycle de vie des bugs : triage, priorisation, suivi, vérification des corrections et résolution interfonctionnelle avec les concepteurs RTL et les architectes.
- Gérer le framework de régression : définition des suites, maintien de la stabilité, optimisation du débit et intégration avec les pipelines CI/CD.
- Coordonner le passage de la simulation à l'émulation, en assurant la transition efficace du matériel de vérification vers les environnements d'émulation.
- Collaborer de manière interfonctionnelle avec l'équipe Compilateur, la conception RTL, la DFT (Design For Test), la conception physique et les équipes de validation post-silicium.
- Diriger, encadrer et développer l'équipe d'ingénierie de vérification tout en maintenant un haut niveau de qualité grâce à des revues rigoureuses.
- Représenter la préparation à la vérification lors des revues de validation de mise en production et des décisions au niveau du programme.
- Soutenir l'exécution de simulations au niveau porte (gate-level) dans le cadre de la validation de conception.
- Assister dans la construction d'un tableau de bord de vérification pour comprendre rapidement où se situe une conception dans le processus de vérification et pour identifier les régressions.
Qualifications et Expérience Requises
- Formation : Diplôme de Licence ou de Master/Doctorat en Génie Électrique, Génie Informatique ou dans un domaine connexe.
- Expérience : 10+ années d'expérience progressive en vérification de conception ASIC/SoC, dont au moins 3 années dans un rôle de direction responsable de la stratégie de vérification, de la validation et de l'exécution de l'équipe.
- Maîtrise UVM : Expertise approfondie de l'architecture de bancs de test basée sur UVM et de la méthodologie de vérification à contraintes aléatoires – pas seulement l'utilisation, mais la prise de décision architecturale et l'optimisation.
- SystemVerilog : Maîtrise avancée de SystemVerilog pour la vérification, y compris les classes, les contraintes, la couverture fonctionnelle, les assertions (SVA), les interfaces et les packages.
- Clôture de la couverture : Expérience démontrée dans la conduite de la couverture fonctionnelle et de code jusqu'à la validation de mise en production sur des conceptions SoC/ASIC complexes de plusieurs millions de portes.
- Compétences en débogage : Capacité avérée à déboguer des échecs de simulation profondément complexes couvrant plusieurs blocs de conception, protocoles et niveaux d'abstraction.
- Architecture SoC : Compréhension solide des blocs de construction SoC modernes – processeurs (ARM, RISC-V), interconnexions (AMBA AXI/ACE/CHI), contrôleurs mémoire, moteurs DMA, contrôleurs d'interruptions et périphériques standard.
- Scripting et Automatisation : Maîtrise de Python, Perl ou Tcl pour l'automatisation des tests, l'analyse des logs, le post-traitement de la couverture et le développement de flux de régression.
- Communication : Communication claire et efficace de l'état de la vérification, des risques et des compromis aux pairs techniques et à la direction du programme.
Nous offrons un salaire de base compétitif pour ce rôle, généralement compris entre 200,000 $ et 260,000 $, plus une prime annuelle de 10%, des actions significatives et des avantages complets. La rémunération finale dépendra de l'expérience, du niveau et de la localisation, avec une flexibilité pour le bon candidat.
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