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Efficient Computer
Ingénieur Conception RTL Principal
À propos du poste
Efficient Computer repense l'informatique depuis ses fondations pour résoudre l'un des plus grands défis de l'IA : l'énergie. Notre architecture Fabric offre une amélioration de 10 à 100x de l'efficacité énergétique pour le calcul généraliste, y compris l'IA, tout en prenant en charge les langages de programmation et les frameworks logiciels familiers, ouvrant ainsi de nouvelles possibilités pour les machines autonomes, les infrastructures intelligentes, les appareils portables et les systèmes spatiaux. Avec notre premier processeur, Electron E1, désormais expédié en volume et plus de 97 millions de dollars de financement de série B récemment annoncés, nous accélérons les déploiements clients et mettons à l'échelle notre architecture aux performances des centres de données. Rejoignez-nous pour construire le matériel et les logiciels qui apportent l'intelligence partout où elle est nécessaire et contribuez à façonner la prochaine génération de l'informatique.
Nous recherchons un Ingénieur Conception RTL Principal pour prendre en charge la définition de la microarchitecture et l'implémentation RTL sur le tissu d'exécution du flux de données, le sous-système mémoire, l'interconnexion sur puce/NoC, la logique basse consommation et l'intégration des IP périphériques standard (RiscV, NVM, I2S, I2C). Vous travaillerez de la spécification d'architecture jusqu'au RTL prêt pour la synthèse, en collaborant avec les architectes, les microarchitectes, les responsables DV, la conception physique et les équipes firmware pour réaliser un SoC leader de l'industrie et économe en énergie.
C'est une opportunité unique de faire partie d'une organisation d'ingénierie matérielle nouvellement formée et d'influencer nos produits et processus alors que nous passons des premières étapes de développement produit à la mise sur le marché et à la production en volume à grande échelle. Rejoignez notre équipe et aidez-nous à façonner l'avenir de l'informatique en périphérie et au-delà !
Pourquoi rejoindre Efficient ?
Construisez la prochaine étape. Chez Efficient, vous aborderez de grands défis avec la possibilité de prendre des responsabilités et d'avoir un impact. Nous vous soutenons avec une rémunération compétitive, des actions, une correspondance 401(k), des avantages payés par l'entreprise, un congé parental payé et de la flexibilité, ainsi que des opportunités de développer vos compétences et votre carrière à mesure que nous évoluons.
Responsabilités Clés
- Définition de la microarchitecture (focus principal) : Assumer la conception et la définition de la microarchitecture du processeur et des unités de calcul, y compris les pipelines de flux de données, les unités d'exécution et les interfaces. Définir les objectifs de performance, de puissance et de surface, et guider l'équipe vers leur atteinte.
- Interconnexions sur puce et intégration système : Définir et piloter la conception des réseaux sur puce et du mouvement des données à travers le tissu, en équilibrant les contraintes de performance, de scalabilité et d'implémentation en collaboration avec la conception physique.
- Sous-système mémoire et architecture système : Définir l'interface avec le sous-système mémoire, y compris le mouvement des données, l'ordonnancement et le comportement de synchronisation, en assurant un modèle clair et évolutif pour le logiciel et l'expansion future du système.
- Reconfiguration et modèle d'exécution : Diriger l'architecture de configuration, de planification et d'exécution des charges de travail sur le tissu, y compris le support multi-noyaux et l'interaction avec les systèmes hôtes.
- Gestion de l'alimentation et conception basse consommation : Piloter l'architecture d'alimentation à travers la conception, y compris l'horloge, la réinitialisation, les domaines d'alimentation et les stratégies basse consommation pour atteindre des objectifs agressifs d'énergie et d'efficacité.
- Co-conception matériel/logiciel : Collaborer étroitement avec les équipes compilateur et logiciel pour définir le modèle d'exécution matériel, en assurant un mappage efficace des charges de travail sur l'architecture.
Spécifications, Documentations et Revues : Rédiger et posséder les documents de spécification de microarchitecture pour les blocs assignés ; piloter les revues de conception avec les parties prenantes de l'architecture, du compilateur, de la DV et de la conception physique.
- Mentorat et amélioration des processus : Mentorer les ingénieurs RTL seniors et juniors ; revoir le RTL, signaler les risques de microarchitecture et appliquer les normes de style de codage et de propreté lint à travers l'équipe.
- Pilotage des métriques PPA : Participer aux boucles d'analyse PPA : synthétiser régulièrement les blocs, examiner les rapports de surface/timing/puissance, et effectuer des compromis basés sur les données par rapport aux exigences de performance et de fonctionnalités.
- Collaboration DV : Collaborer avec les responsables DV pour définir/revoir les plans de vérification ; fournir des scénarios de test dirigés pour les cas limites d'exécution de graphes, les conditions de back-pressure et les transitions d'état d'alimentation.
- Mise en service du silicium : Soutenir la mise en service du silicium : contribuer aux directives scan/ATPG, revoir l'insertion DFT et fournir une assistance au débogage au niveau RTL pendant la validation en laboratoire.
Qualifications et Expérience Requises
- 8+ années d'expérience en conception RTL avec propriété de mise en production de conception basée sur le flux de données, de réseaux sur puce, de sous-systèmes mémoire ou d'intégration périphérique sur un SoC processeur ou accélérateur.
- Maîtrise approfondie de SystemVerilog pour le RTL — propre à la synthèse, propre au lint, conscient du timing ; capable de concevoir des machines d'état complexes, des arbitres, des contrôleurs de flux de jetons et une logique de chemin de données à partir de zéro.
- Solide compréhension des modèles d'exécution parallèles : architectures de flux de données, SIMD ou réseaux systoliques ; familiarité avec les défis matériels de l'évaluation basée sur des règles de déclenchement par jetons et de la synchronisation producteur-consommateur.
- Expérience pratique de la conception de mémoire sur puce : wrappers SRAM, scratchpad/TCM, bancs, et interfaces de registres mappées en mémoire.
- Expérience des techniques RTL basse consommation : flux pilotés par UPF, horloge cadencée, domaines d'alimentation, registres de rétention et logique de réveil AON.
- Familiarité avec au moins un protocole de bus sur puce standard (AXI, AHB, APB, TileLink, ou équivalent NoC) au niveau de l'implémentation RTL.
- Expérience de la synthèse RTL et de la fermeture de timing ; capacité à lire et agir sur les contraintes SDC, les rapports STA et les résumés de qualité de synthèse (QoR).
- Solides compétences en communication écrite ; capable de produire indépendamment des spécifications de microarchitecture et du matériel de revue de conception.
- Expérience avec les chaînes d'outils de compilateurs mémoire
Qualifications et Expérience Souhaitées
- Propriété RTL antérieure d'un moteur de flux de données, d'une unité de traitement neuronal (NPU) ou d'une architecture DSP de streaming avec gestion explicite des jetons producteur-consommateur.
- Expérience de collaboration avec les équipes compilateur ou d'optimisation de graphes pour co-concevoir des modèles d'exécution matérielle et des représentations IR de graphes.
- Familiarité avec le RTL du contrôleur NVM (MRAM, RRAM) y compris ECC, séquençage programme/effacement, et cas d'utilisation de stockage de poids de modèle.
- Expérience avec les budgets de puissance de classe IoT (inférieurs à 10 mW en activité, inférieurs à 100 µW en veille) et les choix de conception RTL qu'ils nécessitent.
- Familiarité avec les normes de sécurité fonctionnelle (ISO 26262, IEC 61508) appliquées à la détection d'erreurs du tissu d'exécution et à l'isolation des domaines d'alimentation.
- Exposition aux formats de graphes de frameworks IA (ONNX, TFLite) et compréhension de la manière dont la compilation de graphes se mappe sur les primitives d'exécution matérielle.
- Crédits de mise en production sur un SoC edge-AI, IoT ou portable à 12 nm ou moins.
- Expérience de la vérification formelle de la logique de contrôle de flux, de l'absence d'interblocage ou de la conformité aux protocoles de bus.
Nous offrons un salaire de base compétitif pour ce poste, généralement compris entre 200,000 $ et 275,000 $, plus une prime annuelle de 10% %, des actions significatives et des avantages complets. La rémunération finale dépendra de l'expérience, du niveau et de la localisation, avec une flexibilité pour le bon candidat.
