États-Unis
Launch Legends
Astera Labs
Ingénieur Principal Senior en Conception Numérique
États-Unis
San Jose, California, United States
Traduction automatique. Consultez l’original.
Aperçu du rôle
Astera Labs (NASDAQ : ALAB) fournit une infrastructure IA à l'échelle du rack grâce à des solutions de connectivité spécialement conçues. En collaborant avec des hyperscalers et des partenaires de l'écosystème, Astera Labs permet aux organisations de libérer tout le potentiel de l'IA moderne.
La plateforme de connectivité intelligente de Astera Labs intègre les technologies à base de semi-conducteurs CXL®, Ethernet, NVLink, PCIe® et UALink™ avec la suite logicielle COSMOS de l'entreprise pour unifier divers composants en systèmes cohérents et flexibles qui offrent une connectivité évolutive et distribuée de bout en bout.
L'activité de solutions de connectivité personnalisées de l'entreprise complète son portefeuille basé sur des normes, permettant aux clients de déployer des architectures sur mesure pour répondre à leurs exigences d'infrastructure uniques.
Découvrez-en plus sur asteralabs.com.
Astera Labs recherche un Ingénieur Principal Senior en Conception Numérique pour piloter l'architecture et la mise en œuvre des conceptions numériques de nouvelle génération qui alimentent la connectivité de l'infrastructure IA. Il s'agit d'un rôle de leadership technique à fort impact où vous définirez des stratégies de micro-architecture pour de meilleurs compromis puissance/performance/surface, assumerez la responsabilité de décisions de conception complexes au niveau de la puce et guiderez plusieurs blocs, du concept à la mise en service du silicium, pour des produits leaders de l'industrie prenant en charge les protocoles PCIe Gen 6/7, CXL, UALink, UCI, Ethernet et DDR4/DDR5.
En tant que leader technique senior, vous façonnerez les méthodologies de conception, encadrerez les équipes d'ingénierie et collaborerez de manière interfonctionnelle avec les équipes de vérification, de conception physique, de DFT et post-silicium pour livrer des puces de haute performance et de qualité production. Vous influencerez également les décisions de feuille de route et piloterez l'excellence de la conception dans toute l'organisation, garantissant que Astera Labs continue de définir la norme pour les solutions de connectivité IA.
Responsabilités clés
Architecture et Leadership Technique
- Définir et piloter la micro-architecture de blocs numériques et de sous-systèmes complexes sur plusieurs gammes de produits
- Établir des normes architecturales et des meilleures pratiques qui s'étendent à l'organisation de conception
- Fournir des conseils techniques et prendre des décisions sur les compromis critiques de conception ayant un impact sur la performance, la puissance et la surface
Exécution et Propriété de la Conception
- Diriger l'implémentation RTL de conceptions complexes, de la définition de l'architecture à la mise en service du silicium et au GDS
- Piloter les contraintes de synchronisation et les stratégies de clôture, et implémenter des méthodologies robustes de conception pour le test (DFT)
- Assumer la responsabilité de la qualité de la conception, du calendrier et de la livraison réussie en production
Collaboration Interfonctionnelle
- Collaborer avec les équipes de vérification pour développer des plans de test complets, atteindre la couverture et déboguer des problèmes complexes
- Travailler avec les équipes de conception physique, de DFT et post-silicium pour assurer une intégration et une mise en service fluides
- Collaborer avec les équipes firmware et logiciel pour optimiser les interfaces matériel-logiciel
Mentorât et Excellence des Processus
- Encadrer et développer des ingénieurs juniors et seniors, améliorant les capacités techniques de l'équipe
- Piloter l'amélioration continue des processus de développement de silicium, l'automatisation CAD et l'infrastructure de conception
- Contribuer au partage des connaissances organisationnelles et aux revues techniques
Qualifications de base
- Diplôme de licence en génie électrique ou équivalent
- 12+ années d'expérience pratique dans le développement de produits SoC/silicium complexes sur les marchés des serveurs, du stockage et/ou des réseaux
- Expertise démontrée en définition d'architecture, développement de micro-architecture, codage RTL, synthèse et clôture de synchronisation
- Connaissance approfondie d'au moins un protocole haute vitesse : PCIe, CXL, Ethernet, DDR ou similaire
- Expérience de production avec des nœuds CMOS avancés (≤7 nm)
- Maîtrise des flux de conception numérique Cadence et/ou Synopsys
- Expérience avérée dans la livraison de plusieurs conceptions haute performance en production
Qualifications préférées
- Master en génie électrique ou dans un domaine connexe
- Expérience avec plusieurs protocoles haute vitesse (PCIe Gen 5/6, CXL, UALink, Ethernet, DDR4/DDR5)
- Collaboration pratique avec des équipes de firmware embarqué et familiarité avec les sous-systèmes RISC-V ou Arm
- Contributions prouvées à la méthodologie de conception, à l'automatisation CAD ou aux améliorations d'infrastructure
- Expérience dans la direction d'équipes techniques ou la conduite d'initiatives interfonctionnelles dans des environnements de centres de données
La fourchette de salaire est de $205,000 à $255,000 selon l'expérience, le niveau et les besoins de l'entreprise.
Ce poste peut être éligible à une prime discrétionnaire, à des incitations et à des avantages sociaux.
Nous savons que la créativité et l'innovation se produisent plus souvent lorsque les équipes incluent des idées, des antécédents et des expériences diversifiés, et nous encourageons activement toute personne ayant une expérience pertinente à postuler, y compris les personnes de couleur, les personnes LGBTQ+ et non binaires, les vétérans, les parents et les personnes handicapées.
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