Ingénieur en vérification de conception

Chez Apple, nous travaillons chaque jour à la création de produits qui enrichissent la vie des gens.

Aimez-vous relever des défis inédits et changer la donne ?

Nous avons une opportunité pour un ingénieur en vérification de conception exceptionnellement travailleur !

En tant que membre de notre groupe diversifié, vous aurez l'opportunité rare et extraordinaire de concevoir les futurs produits qui raviront et inspireront quotidiennement des millions de clients de Apple.

Ce poste est destiné à un ingénieur DV qui nous permettra de produire un premier silicium parfaitement fonctionnel pour nos conceptions IP.

Les responsabilités couvrent toutes les phases de la vérification pré-silicium, incluant, sans s'y limiter : l'établissement de la méthodologie DV, le développement de plans de test, le développement de l'environnement de vérification (y compris les stimuli et les vérificateurs), la rédaction de tests, le débogage, la couverture, ainsi que la validation pour le gel RTL et le tape-out.

Dans ce rôle, vous serez responsable de garantir un premier silicium sans bug pour une partie du SoC / IP et serez encouragé à développer des plans de test et de couverture détaillés basés sur la micro-architecture.

Vous êtes responsable du développement d'une méthodologie de vérification adaptée à l'IP, en assurant un environnement évolutif et portable.

Vous développerez l'environnement de vérification, incluant tous les composants respectifs tels que les stimuli, les vérificateurs, les assertions, les trackers et la couverture.

Un état d'esprit orienté vers la recherche de failles dans la conception est vivement souhaité.

De plus, vous développerez des plans de vérification pour toutes les fonctionnalités sous votre responsabilité, exécuterez ces plans, incluant le bring-up de la conception, le bring-up de l'environnement DV, l'activation des fonctionnalités de régression et le débogage des échecs de test.

Vous apprendrez également à développer des bancs de test au niveau bloc, IP et SoC, et à suivre et rapporter les progrès de la DV en utilisant diverses métriques, incluant les bugs et la couverture.

Vous devrez également utiliser LLM et les technologies associées pour atteindre une exécution efficace et une qualité améliorée.

Diplôme universitaire (BS) dans un domaine technique et un minimum de 10 ans d'expérience pertinente dans l'industrie.

Connaissance approfondie de la POO, de SystemVerilog et de UVM

Connaissance approfondie du développement de bancs de test évolutifs et portables

Solide expérience avec les méthodologies et outils de vérification tels que les simulateurs, les visionneuses de formes d'onde, l'automatisation de la construction et de l'exécution, la collecte de couverture, et les simulations au niveau porte (gate level)

Expérience de travail utilisant LLMs pour l'efficacité et la qualité

Expérience avec une méthodologie de vérification prenant en compte la consommation d'énergie (UPF) ou similaire

Excellente connaissance de l'un des langages de script tels que Python, Perl, TCL

Une expérience avec des protocoles série tels que PCIe ou USB, ou des protocoles parallèles tels que DDR est un plus, mais n'est pas requise

La connaissance de la méthodologie de vérification formelle est un plus, mais n'est pas requise

La connaissance des technologies d'émulation pour la vérification est un plus, mais n'est pas requise