États-Unis
Siemens
Apple
Ingénieur en vérification de conception
États-Unis
San Diego, California, United States · California, United States
Python
Traduction automatique. Consultez l’original.
À propos du poste
Chez Apple, nous travaillons chaque jour à la création de produits qui enrichissent la vie des gens.
Aimez-vous relever des défis inédits et changer la donne ?
Nous avons une opportunité pour un ingénieur en vérification de conception exceptionnellement travailleur !
En tant que membre de notre groupe diversifié, vous aurez l'opportunité rare et extraordinaire de concevoir les futurs produits qui raviront et encourageront quotidiennement des millions de clients de Apple.
Ce poste est destiné à un ingénieur DV qui nous permettra de produire un premier silicium parfaitement fonctionnel pour nos conceptions IP.
DESCRIPTION
Les responsabilités incluent toutes les phases de la vérification pré-silicium, y compris, mais sans s'y limiter : l'établissement de la méthodologie DV, le développement de plans de test, le développement de l'environnement de vérification incluant les stimuli et les vérificateurs, la rédaction de tests, le débogage, la couverture, et la validation pour le gel RTL et le tape-out.
Dans ce rôle, vous serez responsable de garantir un premier silicium sans bug pour une partie du SoC / IP et vous serez encouragé à développer des plans de test et de couverture détaillés basés sur la micro-architecture.
Vous êtes responsable du développement d'une méthodologie de vérification adaptée à l'IP, en assurant un environnement évolutif et portable.
Vous aurez à développer l'environnement de vérification, incluant tous les composants respectifs tels que les stimuli, les vérificateurs, les assertions, les trackers et la couverture.
Un état d'esprit orienté vers la recherche de failles dans la conception est hautement souhaitable.
De plus, vous développerez des plans de vérification pour toutes les fonctionnalités dont vous avez la charge, exécuterez ces plans, incluant la mise en service de la conception, la mise en service de l'environnement DV, les fonctionnalités d'activation de régression et le débogage des échecs de test.
Vous apprendrez également à développer des bancs de test au niveau bloc, IP et SoC, et à suivre et rapporter les progrès de la DV en utilisant diverses métriques, incluant les bugs et la couverture.
Vous devrez également utiliser LLM et les technologies associées pour atteindre une exécution efficace et une qualité améliorée.
QUALIFICATIONS MINIMALES
Diplôme universitaire dans un domaine technique avec un minimum de 10 ans d'expérience avérée ou équivalent.
QUALIFICATIONS SOUHAITÉES
- Connaissance approfondie de la POO, de SystemVerilog et de l'UVM
- Connaissance approfondie du développement de bancs de test évolutifs et portables
- Solide expérience des méthodologies et outils de vérification tels que les simulateurs, les visionneuses de formes d'onde, l'automatisation de la construction et de l'exécution, la collecte de couverture, les simulations au niveau des portes
- Expérience de travail utilisant LLMs pour l'efficacité et la qualité
- Expérience avec une méthodologie de vérification prenant en compte la puissance (UPF) ou similaire
- Excellente connaissance de l'un des langages de script tels que Python, Perl, TCL
- L'expérience avec des protocoles série tels que PCIe ou USB, ou des protocoles parallèles tels que DDR est un plus, mais n'est pas requise
- La connaissance de la méthodologie de vérification formelle est un plus, mais n'est pas requise
- La connaissance de l'émulation pour les technologies de vérification est un plus, mais n'est pas requise
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