Estados Unidos
StrideCare
OpenAI
Ingeniero Senior de Diseño RTL – Interconexión y Datapath de Red
RemotoEstados Unidos
San Francisco, California, United States
Traducción automática. Consulta el original.
Sobre la oportunidad
Sobre el Equipo
La organización de Hardware de OpenAI desarrolla silicio nativo de IA y soluciones a nivel de sistema para las demandas únicas de las cargas de trabajo avanzadas de IA. Basándose en esfuerzos como Jalapeño, el equipo está desarrollando futuras generaciones de silicio nativo de IA y sistemas estrechamente integrados para potenciar la próxima generación de modelos de vanguardia. Mediante el codiseño de chips, sistemas, herramientas y metodologías, el equipo ayuda a entregar hardware más rápido, eficiente y listo para producción para la plataforma de supercomputación de OpenAI.
Sobre el Puesto
Buscamos un ingeniero de RTL con gran experiencia y enfoque práctico, con profundos conocimientos en redes de paquetes e interconexión, para encargarse de componentes críticos de comunicación dentro y fuera del chip para nuestra plataforma de acelerador de IA personalizado.
Impulsarás la microarquitectura y la implementación RTL de tejidos escalables en chip que conectan subsistemas de cómputo, memoria y E/S de alto ancho de banda, así como interfaces y protocolos fuera de chip diseñados a medida que permiten la computación personalizada a escala. El candidato ideal ha sido responsable recientemente de RTL de producción para redes o datapath conmutados por paquetes, como switches Ethernet, NIC, SmartNIC, aceleradores de red, sistemas RDMA/RoCE, NoC o tejidos personalizados de scale-up/scale-out.
Este es un puesto de ingeniería senior con una amplia responsabilidad técnica y un trabajo sustancial y directo en RTL. Impulsarás los diseños desde los requisitos y el análisis de rendimiento hasta la microarquitectura, la implementación en SystemVerilog, el cierre de la verificación, la convergencia del diseño físico, la puesta en marcha del silicio y la preparación para la producción. También planificarás y supervisarás el trabajo de ingenieros junior y ayudarás a desarrollar relaciones de ingeniería productivas con socios externos.
Sobre OpenAI
OpenAI es una empresa de investigación y despliegue de IA dedicada a garantizar que la inteligencia artificial de propósito general beneficie a toda la humanidad. Empujamos los límites de las capacidades de los sistemas de IA y buscamos desplegarlos de forma segura al mundo a través de nuestros productos. La IA es una herramienta extremadamente poderosa que debe crearse con la seguridad y las necesidades humanas en su núcleo, y para lograr nuestra misión, debemos abarcar y valorar las muchas perspectivas, voces y experiencias diferentes que forman el espectro completo de la humanidad.
Somos un empleador que ofrece igualdad de oportunidades y no discriminamos por motivos de raza, religión, color, origen nacional, sexo, orientación sexual, edad, condición de veterano, discapacidad, información genética u otra característica legalmente protegida aplicable.
Para obtener información adicional, consulte la Declaración de Política de Acción Afirmativa y Igualdad de Oportunidades de Empleo de OpenAI.
Las verificaciones de antecedentes para los solicitantes se administrarán de acuerdo con la ley aplicable, y se considerará a los solicitantes calificados con antecedentes penales o condenas para el empleo de acuerdo con dichas leyes, incluida la Ordenanza de Oportunidades Justas de San Francisco, la Ordenanza de Oportunidades Justas para Empleadores del Condado de Los Ángeles y la Ley de Oportunidades Justas de California, para candidatos con sede en EE. UU. Para trabajadores del Condado de Los Ángeles no incorporado: creemos razonablemente que los antecedentes penales pueden tener una relación directa, adversa y negativa con las siguientes funciones laborales, lo que podría resultar en la retirada de una oferta de empleo condicional: proteger el hardware informático que se le confía contra robos, pérdidas o daños; devolver todo el hardware informático en su posesión (incluidos los datos que contiene) al finalizar el empleo o al final de la asignación; y mantener la confidencialidad de la información propietaria, confidencial y no pública. Además, las funciones laborales requieren acceso a sistemas de tecnología de la información seguros y protegidos y obligaciones relacionadas de seguridad de datos.
Para notificar a OpenAI que cree que esta oferta de empleo no cumple con los requisitos, envíe un informe a través de este formulario. No se proporcionará respuesta a consultas no relacionadas con el cumplimiento de la oferta de empleo.
Estamos comprometidos a proporcionar adaptaciones razonables a los solicitantes con discapacidades, y las solicitudes se pueden realizar a través de este enlace.
Política de Privacidad Global para Candidatos de OpenAI
En OpenAI, creemos que la inteligencia artificial tiene el potencial de ayudar a las personas a resolver inmensos desafíos globales, y queremos que los beneficios de la IA se compartan ampliamente. Únase a nosotros para dar forma al futuro de la tecnología.
En este puesto, usted:
- Será responsable de la microarquitectura, el diseño RTL y la entrega de componentes principales de interconexión y redes basados en paquetes, incluyendo tejidos NoC, switches, routers, puentes, adaptadores de protocolo, árbitros, colas, planificadores, buffers y lógica de gestión de tráfico.
- Diseñará mecanismos para el enrutamiento, arbitraje, ordenación, control de flujo, gestión de congestión, calidad de servicio, planificación de paquetes, buffering y monitorización de rendimiento.
- Desarrollará interfaces en chip y fuera de chip, puentes de protocolo y protocolos de red personalizados o extensiones de protocolo para sistemas scale-up y scale-out.
- Realizará un trabajo sustancial y directo en microarquitectura, codificación en SystemVerilog, simulación y depuración.
- Colaborará con los equipos de arquitectura y rendimiento para analizar patrones de tráfico, identificar cuellos de botella y optimizar la latencia, el ancho de banda, la equidad y la utilización bajo cargas de trabajo realistas.
- Trabajará con los equipos de verificación para desarrollar planes de cobertura, aserciones, escenarios de estrés y estrategias de depuración para un comportamiento de paquetes y tejidos altamente concurrente.
- Se asociará con los equipos de diseño físico en el diseño consciente del floorplan, la estrategia de pipeline, el cierre de temporización, la potencia, el área y la congestión física.
- Colaborará con los equipos de firmware, software, validación y post-silicio durante la puesta en marcha y la preparación para la producción.
- Gestionará las interacciones con terceros que involucren redes, protocolos de interfaz y IP de silicio, manteniendo la calidad del diseño y la responsabilidad de la ejecución.
- Proporcionará liderazgo técnico a través de revisiones de arquitectura y diseño, documentación, mentoría y metodologías RTL reutilizables.
Requisitos mínimos
Podría prosperar en este puesto si tiene:
- Amplia experiencia en la industria con responsabilidad reciente y práctica de RTL complejo de redes, procesamiento de paquetes o interconexión conmutada por paquetes.
- Experiencia demostrada en redes en uno o más de los siguientes: conmutación Ethernet, datapath de NIC/SmartNIC/DPU, aceleradores de red, RDMA/RoCE, InfiniBand, gestión de tráfico o transportes personalizados scale-up/scale-out.
- Profunda experiencia en Verilog/SystemVerilog y en el desarrollo de RTL limpio, parametrizado y de calidad de producción.
- Un sólido historial de responsabilidad de bloques RTL principales o subsistemas SoC desde los requisitos y la microarquitectura hasta el tape-out y la puesta en marcha del silicio.
- Experiencia en el diseño de colas, árbitros, planificadores, buffers, lógica de enrutamiento, canales virtuales, control de flujo basado en créditos, gestión de congestión, calidad de servicio, ordenación o mecanismos de evitación de deadlock.
- Experiencia con interfaces relevantes en chip, chip-a-chip o de host como AXI, CHI, CXL, PCIe o Ethernet, junto con una experiencia más profunda en redes o datapath de paquetes.
- Experiencia en el diseño de protocolos de red personalizados, extensiones de protocolo o datapath de hardware para sistemas RDMA/RoCE, HPC o IA a gran escala.
- Fuerte familiaridad con los flujos de desarrollo y signoff de RTL, incluyendo lint, CDC/RDC, síntesis, verificación formal, análisis de temporización estática, análisis de potencia y consideraciones de diseño para pruebas (DFT).
- Experiencia en la colaboración con equipos de arquitectura, verificación, diseño físico, firmware, rendimiento y post-silicio para entregar silicio complejo.
- Fuerte criterio al equilibrar el rendimiento, la potencia, el área, el cronograma, el riesgo de verificación y las restricciones de implementación física.
- La capacidad de proporcionar dirección técnica, mentorizar a ingenieros y fomentar la alineación, al tiempo que se mantiene activamente involucrado en el diseño y la depuración de RTL.
- Pasión por reducir la complejidad y mejorar la palanca de ingeniería a través de la automatización y el diseño pragmático.
Para cumplir con las leyes y regulaciones de control de exportaciones de EE. UU., los candidatos para este puesto pueden necesitar cumplir ciertos requisitos de estatus legal según lo estipulado en dichas leyes y regulaciones.
Cualificaciones Preferidas
- Experiencia en el diseño de interconexiones conmutadas por paquetes o datapath de redes para aceleradores de IA, GPUs, CPUs, sistemas HPC, NICs/SmartNICs, ASICs de switches o silicio de centros de datos a gran escala.
- Experiencia en el abordaje de requisitos de virtualización, aislamiento, RAS, telemetría, seguridad o consistencia de memoria dentro de subsistemas de redes o interconexión complejos.
- Experiencia con modelado de rendimiento de redes o NoC, simulación de tráfico, emulación, prototipado FPGA o análisis de tráfico y rendimiento post-silicio.
- Experiencia liderando la arquitectura o la entrega de RTL para IP de redes o interconexión de primera generación en programas de silicio en rápida evolución.
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