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Efficient Computer
Ingeniero de Diseño Físico - Líder de Timing
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San Francisco, California, United States · Pittsburgh, Pennsylvania, United States · Austin, Texas, United States
Python
Traducción automática. Consulta el original.
¿Por qué unirse a Efficient?
Efficient Computer está replanteando la computación desde cero para resolver uno de los mayores desafíos de la IA: la energía. Nuestra arquitectura Fabric ofrece una mejora de 10–100x en eficiencia energética para la computación de propósito general, incluida la IA, al tiempo que admite lenguajes de programación y frameworks de software familiares, desbloqueando nuevas posibilidades para máquinas autónomas, infraestructura inteligente, wearables y sistemas espaciales. Con nuestro primer procesador, Electron E1, que ahora se envía en volumen y con más de $97 millones en financiación de Serie B anunciada recientemente, estamos acelerando las implementaciones de clientes y escalando nuestra arquitectura al rendimiento del centro de datos. Únase a nosotros para construir el hardware y software que llevan la inteligencia a donde se necesite y ayuden a dar forma a la próxima generación de computación.
Efficient está buscando un Ingeniero de Diseño Físico - Líder de Timing para unirse a nuestro creciente equipo. El Líder de Timing trabajará en la convergencia de timing y la metodología de forma práctica para el procesador de propósito general más eficiente energéticamente del mundo. Este puesto estará en el grupo de ingeniería de hardware recién formado y se centrará en el diseño en tecnologías finfet de última generación. El rol es multifuncional y somos un equipo integrado, altamente interdisciplinario de ingenieros de clase mundial.
Esta es una oportunidad única para incorporarse en las primeras etapas de una organización de ingeniería de hardware y tener influencia en nuestros productos a medida que pasamos de las etapas iniciales de desarrollo de productos al lanzamiento al mercado y la producción en volumen escalada. ¡Únase a nuestro equipo y ayúdenos a dar forma al futuro de la computación en el borde y más allá!
Construye lo que sigue. En Efficient, abordarás grandes desafíos con espacio para asumir responsabilidades y generar un impacto. Te respaldamos con una compensación competitiva, participación en la empresa, una cuenta 401(k) con contrapartida, beneficios pagados por la empresa, licencia parental pagada y flexibilidad, además de oportunidades para hacer crecer tus habilidades y carrera a medida que escalamos.
Responsabilidades Clave
- Impulsar y desarrollar flujos de Timing, metodología para tecnologías de última generación basadas en finfet y multipatterning desde cero en Cadence Tempus o Synopsys Primetime.
- Ser responsable e impulsar la convergencia de timing de bloques IP, Subsistema y SOC.
- Definir márgenes de timing, definiciones de esquinas PVTRC, metodología de extracción, signoff de timing para correlación SYN/PNR.
- Desarrollar comprobaciones de slew rate y glitch noise para garantizar una calidad de diseño robusta.
- Desarrollar comprobaciones de timing personalizadas según corresponda a la arquitectura patentada de Ultra bajo consumo de Efficient.
- Trabajar en estrecha colaboración con el equipo RTL, DFT y los proveedores de IP para definir e impulsar las restricciones SDC.
- Tener una comprensión profunda de todos los elementos colaterales para todas las IP duras y blandas utilizadas por el diseño.
- Asociarse con el equipo de lanzamiento de productos post-si para garantizar una buena correlación pre-si a post-si desde la perspectiva del timing.
- Trabajar con recursos de proveedores externos y coordinar su trabajo en el dominio del timing.
- Trabajar continuamente en la mejora de la consistencia y eficiencia del flujo en el contexto de carriles de múltiples tipos de productos.
Cualificaciones Requeridas
- Máster en Ingeniería Eléctrica con más de 5 años de experiencia industrial o Doctorado en Ingeniería Eléctrica con más de 3 años de experiencia industrial
- Historial comprobado de entrega de sign-off STA de IP/SS (o SoC) para múltiples tape-outs en tecnologías de proceso de 12nm o inferiores.
- Experiencia con el flujo EDA utilizando herramientas Cadence/Synopsys/Mentor para STA/simulaciones (PT/Hspice) con diseño jerárquico y técnicas de abstracción
- Experiencia práctica en la convergencia de timing de diseños de alta frecuencia y bajo consumo.
- Conocimiento experto de análisis de timing estático, definición de restricciones y excepciones, definiciones de esquinas/voltaje y márgenes de timing.
- Experiencia con la implementación de bajo consumo típica en la industria y cómo la convergencia de timing impacta el consumo de energía, asegurando que estamos haciendo compensaciones óptimas.
- Excelentes habilidades de scripting en TCL, shell y python.
Cualificaciones Deseadas
- Conocimiento de arquitectura de computadoras
- Conocimiento de diseño físico e implementación ASIC
- Experiencia en presupuestación de sign-off de chip completo
- Conocimiento de diseño de circuitos, física de dispositivos, tecnología deep sub-micron y tecnología SOI y sus implicaciones para el diseño físico
- Dominio del flujo de diseño físico de grado industrial y experiencia práctica en la construcción de infraestructura de flujo CAD para ingenieros de PD.
- Definición de restricciones de diseño para análisis de timing estático (síntesis, pre/post-cts, sign-off) y definiciones de esquinas/voltaje.
- Experiencia en la integración de macros analógicas o de señal mixta en el diseño de nivel superior.
Ofrecemos un salario base competitivo para este puesto, generalmente entre $180,000 y $260,000, además de un bono anual del 10%, participación significativa en la empresa y beneficios integrales. La compensación final dependerá de la experiencia, el nivel y la ubicación, con flexibilidad para el candidato adecuado.
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