Estados Unidos
Siemens
Astera Labs
Ingeniero de Software Senior – IA para diseño RTL y verificación formal
Estados Unidos
San Jose, California, United States
Python
Traducción automática. Consulta el original.
Sobre la oportunidad
Astera Labs (NASDAQ: ALAB) proporciona infraestructura de IA a escala de rack a través de soluciones de conectividad diseñadas específicamente. Al colaborar con hiperescaladores y socios del ecosistema, Astera Labs permite a las organizaciones liberar todo el potencial de la IA moderna. La Intelligent Connectivity Platform de Astera Labs integra tecnologías basadas en semiconductores CXL®, Ethernet, NVLink, PCIe® y UALink™ con la suite de software COSMOS de la empresa para unificar diversos componentes en sistemas cohesivos y flexibles que ofrecen conectividad de escalado vertical y horizontal de extremo a extremo. El negocio de soluciones de conectividad personalizadas de la empresa complementa su cartera basada en estándares, lo que permite a los clientes implementar arquitecturas adaptadas para satisfacer sus requisitos de infraestructura únicos. Descubra más en asteralabs.com.
Ingeniero de Software Senior – IA para diseño RTL y verificación formal
Únase a la organización AppliedAI de Astera Labs, donde estamos construyendo la infraestructura de conectividad que impulsa la IA y los centros de datos en la nube. Nuestro equipo se sitúa en la intersección del diseño digital y analógico, la verificación y las herramientas de IA, abordando la complejidad de los productos de semiconductores de próxima generación al ritmo que exige nuestra industria. Buscamos desarrollar e implementar agentes impulsados por IA que aceleren los flujos de trabajo de diseño RTL y físico, análisis estático y verificación formal. El candidato ideal combina una sólida formación en ASIC e ingeniería de software con experiencia práctica en diseño o verificación digital o analógica, y le entusiasma aplicar LLMs y sistemas agentes a problemas reales de diseño de chips.
Qué hará
- Diseñar, desarrollar e implementar aplicaciones de IA utilizando LLMs, marcos de trabajo de agentes y tecnologías relacionadas para respaldar flujos de diseño RTL, físico y analógico, comprobación estática/lint y verificación formal.
- Construir infraestructura para implementar asistentes de ingeniería impulsados por LLM y sistemas de diálogo de múltiples turnos que ayuden a los diseñadores e ingenieros de verificación a depurar más rápido y cerrar la cobertura antes.
- Desarrollar soluciones de IA de agentes para tareas como la comprobación de reglas y lint de RTL, optimización de RTL, triaje de errores, convergencia de pruebas formales y análisis de informes de verificación estática; ajustar e integrar estas soluciones con los flujos de CAD/EDA existentes.
- Construir y mantener bases de datos de diseño y paneles que combinen la recuperación de agentes y determinista para mostrar datos de ingeniería relevantes y acelerar el cierre del diseño.
- Colaborar estrechamente con los equipos de diseño RTL, DV, verificación formal y CAD/EDA para comprender los puntos débiles y traducirlos en herramientas asistidas por IA.
Cualificaciones básicas
- Grado o Máster en Ingeniería Eléctrica, Informática/Ingeniería Informática o experiencia equivalente.
- 4-10 años de experiencia en la industria en ingeniería de software, con exposición directa a diseño RTL, verificación estática/lint o metodologías de verificación formal.
- Dominio de Python para la creación rápida de prototipos, con fundamentos sólidos en estructuras de datos, algoritmos y prácticas de ingeniería de software.
- Experiencia con LLMs, incluyendo ajuste fino, construcción de sistemas multiagente, tuberías RAG y bases de datos vectoriales.
- Sólidas habilidades analíticas, de comunicación e interpersonales, con una capacidad demostrada para trabajar eficazmente en un entorno de startup interfuncional y de ritmo rápido.
- Un enfoque proactivo y autodirigido para la resolución de problemas y comodidad operando con ambigüedad.
Cómo destacar
- Se valora muy positivamente la familiaridad con lenguajes de diseño RTL (Verilog/SystemVerilog) y herramientas de verificación formal/estática (por ejemplo, JasperGold, VC Formal o similares).
- Experiencia directa en la aplicación de técnicas de IA/ML a problemas de flujo de EDA o CAD.
- Dominio de las prácticas modernas de ingeniería de software, incluyendo control de versiones, pruebas y CI/CD.
- Experiencia con verificación formal de propiedades, verificación basada en aserciones (SVA) o herramientas de temporización estática/lint.
- Un historial de aprendizaje en dominios dispares (IA/ML y diseño de hardware) y su combinación en soluciones de ingeniería novedosas.
El rango salarial es $160,500 a $200,000 dependiendo de la experiencia, el nivel y las necesidades del negocio. Este puesto puede ser elegible para bonificaciones discrecionales, incentivos y beneficios.
Sabemos que la creatividad y la innovación ocurren con mayor frecuencia cuando los equipos incluyen ideas, antecedentes y experiencias diversas, y alentamos activamente a todas las personas con experiencia relevante a postularse, incluidas personas de color, personas LGBTQ+ y no binarias, veteranos, padres e individuos con discapacidades.
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