Ingeniero de Verificación de Diseño

En Apple, trabajamos cada día para crear productos que enriquezcan la vida de las personas.

¿Te apasiona trabajar en retos que nadie ha resuelto todavía y cambiar las reglas del juego?

¡Tenemos una oportunidad para un ingeniero de verificación de diseño excepcionalmente trabajador!

Como miembro de nuestro amplio grupo, tendrás la oportunidad única y extraordinaria de crear futuros productos que deleitarán y animarán a millones de clientes de Apple a diario.

Este puesto es para un ingeniero de DV que nos permitirá producir el primer silicio totalmente funcional para diseños de IP.

Las responsabilidades incluyen todas las fases de la verificación pre-silicio, incluyendo, entre otras: establecer la metodología de DV, desarrollo de planes de prueba, desarrollo del entorno de verificación incluyendo estímulos y comprobadores, redacción de pruebas, depuración, cobertura y aprobación para la congelación de RTL y tape-out.

En este puesto, serás responsable de garantizar un primer silicio sin errores para parte del SoC / IP y se te animará a desarrollar planes detallados de prueba y cobertura basados en la microarquitectura.

Eres responsable de desarrollar una metodología de verificación adecuada para la IP, garantizando un entorno escalable y portátil.

Podrás desarrollar el entorno de verificación, incluyendo todos los componentes respectivos como estímulos, comprobadores, aserciones, rastreadores y cobertura.

Es muy deseable tener una mentalidad orientada a romper el diseño.

Además, desarrollarás planes de verificación para todas las funciones bajo tu responsabilidad, ejecutarás dichos planes, incluyendo la puesta en marcha del diseño, la puesta en marcha del entorno de DV, la habilitación de funciones de regresión y la depuración de los fallos en las pruebas.

También aprenderás a desarrollar bancos de pruebas a nivel de bloque, IP y SoC, y a realizar el seguimiento y la notificación del progreso de la DV utilizando diversas métricas, incluyendo errores y cobertura.

También se espera que utilices LLM y tecnologías relacionadas para lograr una ejecución eficiente y una mayor calidad.

Grado universitario en un área técnica y un mínimo de 10 años de experiencia relevante en el sector.

Conocimientos profundos de OOP, SystemVerilog y UVM

Conocimientos profundos en el desarrollo de bancos de pruebas escalables y portátiles

Sólida experiencia con metodologías y herramientas de verificación como simuladores, visores de formas de onda, automatización de compilación y ejecución, recopilación de cobertura y simulaciones a nivel de puerta

Experiencia laboral utilizando LLMs para la eficiencia y la calidad

Experiencia con metodología de verificación consciente de la potencia (UPF) o similar

Excelente conocimiento de uno de los lenguajes de scripting como Python, Perl, TCL

La experiencia con protocolos serie como PCIe o USB, o protocolos paralelos como DDR, es una ventaja pero no es obligatoria

El conocimiento de la metodología de verificación formal es una ventaja pero no es obligatorio

El conocimiento de tecnologías de emulación para la verificación es una ventaja pero no es obligatorio