Estados Unidos
Retym
Apple
Ingeniero de diseño e integración de ASIC
Estados Unidos
Cupertino, California, United States
Python
Traducción automática. Consulta el original.
Sobre la oportunidad
Imagina lo que podrías hacer aquí. En Apple, las nuevas ideas tienen la capacidad de convertirse en productos, servicios y experiencias de cliente extraordinarios con gran rapidez. Aporta pasión y dedicación a tu trabajo y no hay límites a lo que podrías lograr. Aquí, las personas sofisticadas y trabajadoras, junto con tecnologías inspiradoras e innovadoras, son la norma. Quienes trabajan aquí han reinventado sectores enteros con todos los productos de hardware de Apple. La misma pasión por la innovación que se aplica a nuestros productos también se aplica a nuestras prácticas, reforzando nuestra dedicación a dejar el mundo mejor de lo que lo encontramos. Únete a nosotros para ayudar a ofrecer el próximo producto excelente de Apple. ¿Te gusta trabajar en retos que nadie ha resuelto todavía? Como miembro de nuestro complejo grupo, tendrás la oportunidad excepcional y gratificante de crear futuros productos que deleitarán y animarán a millones de clientes de Apple cada día. ¿Estás listo para unirte a un equipo que está transformando la tecnología de hardware? Buscamos un ingeniero dedicado para unirse a nuestro emocionante equipo de resolución de problemas.
DESCRIPCIÓN
Como ingeniero de diseño/integración de ASIC, tus responsabilidades abarcan varios aspectos del diseño de SOC:
- Redactar especificaciones de microarquitectura y diseño
- Diseñar, implementar y depurar diseños lógicos complejos
- Integrar IP complejas en el SOC
- Apoyar todas las actividades de integración de front-end como Lint, CDC, RDC, síntesis y ECO
- Trabajar con otros especialistas de los equipos de diseño de SOC, verificación, emulación, STA y diseño físico
- Colaborar con los equipos de software y sistemas para garantizar una alta calidad
CUALIFICACIONES MÍNIMAS
- Grado universitario y un mínimo de 10 años de experiencia relevante en el sector
CUALIFICACIONES PREFERENTES
- Experiencia en diseño lógico RTL con Verilog
- Experiencia demostrada y sólidos conocimientos en metodologías CDC y de bajo consumo
- Familiaridad con lenguajes de scripting como Perl, Python o Tcl
- Familiaridad con herramientas y flujos de trabajo de GenAI
- Experiencia en la redacción de especificaciones y su conversión en diseño
- Experiencia con múltiples dominios de reloj e interfaces asíncronas
- Experiencia práctica en todo el proceso de desarrollo de chips con competencia en herramientas y metodologías de front-end
- Experiencia o conocimientos en arquitectura de sistemas, integración de CPU e IP, y diseño de gestión de energía/reloj
- Sólidas habilidades de comunicación con equipos internos interfuncionales
- Se valorará la familiaridad con conceptos de software y sistemas operativos
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