Estados Unidos
Nominal
Apple
Ingeniero de CAD de Verificación y Temporización Personalizada
Estados Unidos
Sunnyvale, California, United States · Austin, Texas, United States
Python
Traducción automática. Consulta el original.
Sobre la oportunidad
El silicio personalizado de Apple es uno de los más sofisticados del mundo, y lograr que funcione correctamente requiere una rigurosa verificación de temporización a nivel de transistor y una verificación formal en cada paso. Nuestro equipo de Temporización Personalizada CAD construye y es propietario de los flujos, herramientas y metodologías que hacen posible dicha verificación. Buscamos un ingeniero de nivel inicial con ganas de aprender, curiosidad técnica y entusiasmo por trabajar en la intersección del diseño de circuitos y la ingeniería CAD.
DESCRIPCIÓN
En este puesto, dará soporte y desarrollará flujos para dos de las disciplinas de validación más críticas en el diseño de circuitos integrados personalizados: la verificación de temporización a nivel de transistor mediante NanoTime y la verificación formal mediante ESP. Colaborará estrechamente con diseñadores analógicos y digitales en múltiples programas y nodos tecnológicos, ayudándoles a configurar flujos, depurar problemas y lograr una validación limpia. Su trabajo influirá directamente en la calidad y el calendario de los chips más avanzados de Apple.
REQUISITOS MÍNIMOS
- Grado mínimo en Ingeniería Eléctrica, Ingeniería Informática, Ciencias de la Computación o campo relacionado + 10 años de experiencia relevante en la industria
- Sólida experiencia en programación o scripting en Perl, Python, TCL o lenguaje similar
- Sólida comprensión del diseño de circuitos integrados digitales o personalizados y del análisis estático de temporización a través de cursos o experiencia en prácticas
CUALIFICACIONES PREFERENTES
- Experiencia práctica con herramientas de verificación formal y de temporización a nivel de transistor como NanoTime, ESP, PrimeTime o HSPICE, incluyendo la propiedad de flujos y el desarrollo de metodologías
- Conocimiento profundo de lógica dinámica, matrices de memoria o técnicas de circuitos de señal mixta, y capacidad para depurar problemas complejos de temporización y verificación de forma independiente
- Experiencia con netlists SPICE, modelos de dispositivos y formatos de extracción parasitaria como DSPF o SPF en el contexto de la validación de temporización
- Experiencia con metodologías de verificación formal y SystemVerilog RTL, incluyendo la comprobación de equivalencia entre RTL y esquemático
- Historial de impulso a la colaboración interfuncional con equipos de diseño, layout y proveedores de EDA para resolver problemas de herramientas y metodologías
- Experiencia en el desarrollo o contribución a la documentación de metodologías CAD y mejores prácticas a nivel de toda la organización
- Familiaridad con flujos de trabajo CAD impulsados por IA/ML e interés en aplicar técnicas de GenAI a la automatización de flujos y al análisis de temporización
- Comunicador sólido con capacidad para presentar el trabajo técnico con claridad tanto a compañeros como a la dirección, y para impulsar la resolución de problemas entre equipos
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